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レジスタ自動生成

systemverilog verilog VHDL FPGA

制御レジスタ (CSR) を自動生成する - Qiita

doxygenでソースから仕様書

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std_logic_vectorのrange

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d.hatena.ne.jp

VHDLの文法の話-two process method-

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two process methodの話 Jiri Gaislerさん Fault-tolerant Microprocessors for Space Applications 5 A structured VHDL design method こないだ勉強会で聞いた話。 conbination processとff processの２つを使って書く(これ自体は割と普通？)という話みた…