verilog

レジスタ自動生成

制御レジスタ (CSR) を自動生成する - Qiita

sramの記述

RAMのRTL記述 BRAM 達人への道 (1) 構造と基本的な使い方 | ACRi Blog

if else, begin の場所の話

http://japanese.sugawara-systems.com/systemverilog/verilog_faqs.htm else 文は、最も最近のif とペアになります always @(negedge reset_n or posedge clk ) begin if(~reset_n) s_reg <= 8'h00; else if (rio) if (adr_hit ) s_reg <= 8'h01; else if (…

verilog sim環境icarus verilog

verilogとsystem verilogのお勉強用に簡単なrtlをsimする環境が欲しかった。 コマンドライン環境:cygwin 論理シミュレータ:icarus verilog 波形ビューワ:gtkwave cygwin入れた状態で、 icarus verilogとgtkwaveはwin版をインストール。icarus verilogのイ…

文法関係リンクと不明だった記述の説明抜粋

初めてでも使えるVerilog HDL文法ガイド ―― 文法ガイド編|Tech Village (テックビレッジ) / CQ出版株式会社 ○moduleの()中に input wire,output reg,等書くスタイルと、 moduleの()の外に宣言するスタイルがある module BLOCK ( input wire CK, RST, LD,…