初めてでも使えるVerilog HDL文法ガイド ―― 文法ガイド編｜Tech Village （テックビレッジ） ／ CQ出版株式会社
○moduleの()中に input wire,output reg,等書くスタイルと、 moduleの()の外に宣言するスタイルがある
module BLOCK ( input wire CK, RST, LD, output reg [3:0] Q, inout wire [15:0] DBUS );
○assign文の{}の意味
↓はa+b+cinが足されると5bitになって、coutとsumのビット連結に入っている。
module adder4 (
input [3:0] a, b,
input cin ,
output [3:0] sum ,
output cout
);
assign {cout , sum} = a + b + cin ;
endmodule
