Avalon® Verification IP Suite Design Example

Intel：ModelSim でメモリ （RAM/ROM） を含むデザインのファンクション・シミュレーションをする場合、メモリの初期値はどのようにしたら良いですか？ - 半導体事業 - マクニカ

桁数ぶん0と"単位"とかく 例) 000"MHz" 000"ns" faq.nec-lavie.jp

rggenでレジスタの属性をexternにしてリードすると modelsim altera editionで以下のエラーでsimが止まってしまう。 writeは大丈夫。 原因不明。 →原因はDPI-CのTask_BFM_Read32の記述の問題でした。externは関係なかったです。rggenでつくったRTLじゃないも…

電子回路日和 - Interface(1) デザイン向け（論理合成可能）SystemVerilog記述 - Qiita SystemVerilogで遊ぼう！ All-of-SystemVerilog/Models.md at main · vengineer-systemverilog/All-of-SystemVerilog · GitHub

rubyinstaller.org 2.6.9をインストール ruby -v ruby 2.6.9p207 (2021-11-24 revision 67954) [x64-mingw32] gem -v 3.0.3.1

CygwinでGitを使うと.gitconfigが効かない問題 - s4kr4.blog

制御レジスタ (CSR) を自動生成する - Qiita

ESP32・MQTT「計測用デバイスのMQTT通信」 ESP32をMQTTでPublishする - Qiita arduinoのmqttライブラリ たくさんあるけど↓がよいっぽい。 GitHub - knolleary/pubsubclient: A client library for the Arduino Ethernet Shield that provides support for MQ…

if ![info exists TOP_LEVEL_NAME] { set TOP_LEVEL_NAME "QSYS_CORE" set TOP_LEVEL_NAME "top" } if ![info exists QSYS_SIMDIR] { set QSYS_SIMDIR "./../" set QSYS_SIMDIR "../QSYS_CORE/simulation" }

$clog2によるビット幅算出のよくある間違い - Qiita

ACDC電源 トレーニング資料/ツール TI 20 分で分かる！フライバック・コンバータの基礎 | TI.com Video 富士電機 パワー半導体 電源制御用ICデザインツール | 富士電機 サンケン 製品選択ガイド ｜サンケン電気 microchip http://ww1.microchip.com/download…

RAMのRTL記述 BRAM 達人への道 (1) 構造と基本的な使い方 | ACRi Blog