rggenでレジスタの属性をexternにしてリードすると modelsim altera editionで以下のエラーでsimが止まってしまう。 writeは大丈夫。 原因不明。 →原因はDPI-CのTask_BFM_Read32の記述の問題でした。externは関係なかったです。rggenでつくったRTLじゃないも…

電子回路日和 - Interface(1) デザイン向け（論理合成可能）SystemVerilog記述 - Qiita SystemVerilogで遊ぼう！ All-of-SystemVerilog/Models.md at main · vengineer-systemverilog/All-of-SystemVerilog · GitHub