2022-01-01から1年間の記事一覧
検索: fill_between matplot sabopy.com matplotlib.collections — Matplotlib 3.6.0 documentation www.yutaka-note.com # https://helve-blog.com/posts/python/numpy-fast-fourier-transform/ # https://sabopy.com/py/matplotlib-110/ import numpy as n…
import math import numpy as np import matplotlib.pyplot as plt #vtf = 5.05*math.exp(-0.138 * math.pi*300/180 * u ) * ( 1 - math.exp(-0.1 * math.pi * 300/180 * u) ) u = np.linspace(0, 10, 101) #print(u) #print(u.size) vtf = np.empty(u.size)…
helve-blog.com import numpy as np import matplotlib.pyplot as plt N = 1024 # サンプル数 dt = 0.001 # サンプリング周期 [s] f1, f2 = 50, 120 # 周波数 [Hz] t = np.arange(0, N*dt, dt) # 時間 [s] x = 1.5*np.sin(2*np.pi*f1*t) + np.sin(2*np.pi*f2…
資料ダウンロード | 組込み技術ラボ
https://www2.epson.jp/support/manual/data/ink/scs30650/SCSBEHB_C.PDF https://www.onyxgfx.com/wp-content/uploads/2014/11/ONYX%E3%83%81%E3%83%A5%E3%83%BC%E3%83%88%E3%83%AA%E3%82%A2%E3%83%AB_%E3%82%BF%E3%82%A4%E3%83%AB%E3%83%AF%E3%83%BC%E3%82…
Version 4 SHEET 1 880 680 WIRE -304 -32 -304 -96 WIRE -128 -32 -128 -96 WIRE 208 -32 208 -96 WIRE -304 112 -304 48 WIRE -128 112 -128 48 WIRE 208 144 208 48 WIRE 160 224 64 224 WIRE 208 336 208 240 WIRE 208 464 208 416 FLAG 208 464 0 FLAG …
OpenCVを使ったブロブ検知の実行例 - Qiita 【画像処理】PythonでOpenCVを使わずにラベリング処理 - Qiita 【画像処理】PythonでOpenCVを使ったラベリング処理 - Qiita 【Python/OpenCV】ラベリングとブロブ解析 OpenCV ブロブ(粒子解析) 再考 - Emotion Exp…
Pythonのfor文でインデックスを同時に参照する：enumerate() | UX MILK Python OpenCVの基礎 画素へのアクセス - Pythonの学習の過程とか import numpy as np import cv2 #画像の読み込み img = cv2.imread('lena_gray.jpg',0) height,width = img.shape[:2]…
画像位置合わせ：SIFTから深層学習まで - Qiita OpenCV - 特徴点マッチングで物体検出、移動、回転量を推定する - pystyle Pythonによる写真画像の位置合わせ | キャンプ工学 画像から特徴量を抽出し、透視変換行列を導出して画像を変形する - Qiita ORB特徴…
import PySimpleGUI as sg import cv2 import numpy as np #opencv img_org = cv2.imread("Bus.jpg") img = cv2.imread("Bus.jpg") h, w = img.shape[:2] dx,dy,degree = 0.0, 0.0, 0.0 # セクション1 - オプションの設定と標準レイアウト sg.theme('Dark Bl…
module clkgen ( input wire clk, input wire reset_l, output reg clk_out ); parameter clk_counter_value = 4'b0100; reg [3:0] clk_counter; always @(posedge clk or negedge reset_l) begin if(!reset_l) begin clk_counter <= 4'b0000; end else if(c…
組込みネット 初めてでも使えるVerilog HDL文法ガイド ―― 記述スタイル編｜Tech Village （テックビレッジ） ／ CQ出版株式会社 マクニカセミナー資料 https://www.macnica.co.jp/business/semiconductor/articles/pdf/Verilog-HDL_Trial_Text_r1__1.pdf マ…
